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博通發(fā)布3.5D XDSiP芯片封裝：6000平方毫米龐然巨物

2024-12-09 09:45:11來源：快科技關鍵詞：芯片封裝 3D堆棧芯片閱讀量：16323

導讀：博通發(fā)布了全新打造的3.5D XDSiP封裝平臺，專門面向超高性能的AI、HPC處理器，最高支持6000平方毫米的芯片面積。

　　12月8日消息，博通發(fā)布了全新打造的3.5D XDSiP封裝平臺，專門面向超高性能的AI、HPC處理器，最高支持6000平方毫米的芯片面積。

　　這相當于大約八顆NVIDIA Blackwell架構的下一代旗艦芯片GB202，后者面積為744平方毫米。

　　博通3.5D XDSiP使用了臺積電的CoWoS-L封裝技術，融合2.5D集成、3D封裝，所以叫3.5D。

　　它可以將3D堆棧芯片、網絡與I/O芯粒、HBM內存整合在一起，構成系統(tǒng)級封裝(SiP)，最大中介層面積4719平方毫米，大約相當于光罩面積的5.5倍，還可以封裝最多12顆HBM3或者HBM4高帶寬內存芯片。

　　為了達成最高性能，博通建議分別設計不同的計算芯粒，然后采用F2F面對面的方法，借助混合銅鍵合(HCB)，將不同的芯粒堆疊在一起。

　　其中的關鍵在于使用無凸起HCB將上層Die與底層Die堆疊在一起，不再需要TSV硅通孔。

　　這么做的好處非常多：信號連接數量增加大約7倍，信號走線更短，互連功耗降低最多90%，最大化降低延遲，堆疊更加靈活。

　　博通計劃利用3.5D XDSiP封裝為Google、Meta、OpenAI等設計定制化的AI/HPC處理器、ASIC芯片，并提供豐富的IP，包括HBM PHY、PCIe、GbE甚至是全套芯粒方案、硅光子技術。

　　這樣一來，客戶可以專心設計其處理器的最核心部分，即處理單元架構，無需考慮外圍IP和封裝。

　　博通預計首款產品將在2026年推出。

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