4. 系統(tǒng)及存儲(chǔ)器架構(gòu)

華大電子MCU CIU32F011x3、CIU32F031x5 器件是基于 ARM Cortex M0 處理器的 32 位通用微控制器存儲(chǔ)器芯片。采用了哈佛結(jié)構(gòu)，具有低中斷延遲時(shí)間和低成本調(diào)試特性，而且高集成度和增強(qiáng)的特性使這顆處理器適合于那些需要高性能和低功耗微控制器的市場(chǎng)領(lǐng)域。預(yù)先定義的存儲(chǔ)器映射和高達(dá) 4GB 的存儲(chǔ)空間，充分保證了系統(tǒng)的靈活性和可擴(kuò)展性。

4.1. 系統(tǒng)架構(gòu)

華大電子MCU CIU32F011x3、CIU32F031x5 器件采用 32 位多層總線結(jié)構(gòu)，該結(jié)構(gòu)可使系統(tǒng)中的多個(gè)主機(jī)和從機(jī)之間的并行通信成為可能。多層總線結(jié)構(gòu)包括一個(gè) AHB 互聯(lián)矩陣、兩個(gè) AHB 總線和兩個(gè) APB 總線。AHB互聯(lián)矩陣的互聯(lián)關(guān)系接下來(lái)將進(jìn)行說(shuō)明。

CIU32F011x3、CIU32F031x5 主系統(tǒng)由以下兩部分構(gòu)成

• 2 個(gè)驅(qū)動(dòng)單元

– CPU 內(nèi)核系統(tǒng)總線(S-bus)

– DMA 總線

• 2 個(gè)存儲(chǔ)單元

– 內(nèi)部閃存存儲(chǔ)器

– 內(nèi)部 SRAM

系統(tǒng)總線

此總線連接 CPU 內(nèi)核的系統(tǒng)總線(外設(shè)總線)到總線矩陣，總線矩陣協(xié)調(diào)著內(nèi)核和各個(gè)高速部件間的訪問(wèn)。

DMA 控制器

此總線將 CPU 與各外設(shè)模塊訪問(wèn)相聯(lián)競(jìng)爭(zhēng)，協(xié)調(diào)訪問(wèn)優(yōu)先級(jí)，仲裁等。

總線矩陣(Bus Matrix)

• 總線矩陣管理著內(nèi)核系統(tǒng)總線與各外設(shè)模塊的訪問(wèn)仲裁，總線矩陣由主模塊總線及從模塊總線組成。

• AHB 外設(shè)通過(guò)總線矩陣與系統(tǒng)總線相連。

• AHB 到 APB 橋(AHB2APB bridges-APB)。

• AHB 到 APB 橋在 AHB 與 APB 總線間提供同步連接。

注：當(dāng)對(duì) APB 寄存器進(jìn)行 8 位或者 16 位訪問(wèn)時(shí)，該訪問(wèn)會(huì)被自動(dòng)轉(zhuǎn)換成 32 位的訪問(wèn)；橋會(huì)自動(dòng)將 16 位或者 8 位的數(shù)據(jù)擴(kuò)展以配合 32 位的寬度。

4.2. 存儲(chǔ)器映射

此 32 位處理器采用同一套總線來(lái)讀取指令和加載/存儲(chǔ)數(shù)據(jù)。指令代碼和數(shù)據(jù)都位于相同的存儲(chǔ)器地址空間，但在不同的地址范圍。程序存儲(chǔ)器，數(shù)據(jù)存儲(chǔ)器，寄存器和 IO 端口都在同一個(gè)線性的 4GB 的地址空間之內(nèi)。這是 32 位處理器的地址范圍，因?yàn)樗牡刂房偩€寬度是 32 位。此外，為了降低不同客戶在相同應(yīng)用時(shí)的軟件復(fù)雜度，存儲(chǔ)映射是按 32 位處理器提供的規(guī)則預(yù)先定義的。在存儲(chǔ)器映射表中，一部分地址空間由 32 位處理器的系統(tǒng)外設(shè)所占用，且不可更改。此外，其余部分地址空間可由芯片供應(yīng)

商定義使用。CIU32F011x3、CIU32F031x5 器件的存儲(chǔ)器映射表顯示了 CIU32F011x3、CIU32F031x5器件的存儲(chǔ)器映射，包括代碼、SRAM、外設(shè)和其他預(yù)先定義的區(qū)域。簡(jiǎn)化了每個(gè)外設(shè)的地址譯碼。